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AT93C46D
Figure 3-6.
WRAL Timing (1)
CS
SK
t CS
DI
1
0
0
0
1
...
D N
...
D0
DO
HIGH IMPEDANCE
BUSY
READY
t WP
Note:
1. Valid only at V CC = 4.5V to 5.5V.
Figure 3-7.
ERASE Timing
t CS
CS
CHECK
STANDBY
STATUS
SK
DI
1
1
1
A N A N-1 A N-2
...
A0
t SV
t DF
DO
HIGH IMPEDANCE
BUSY
HIGH IMPEDANCE
READY
t WP
9
5193F–SEEPR–1/08
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